Chip Gallery


アナログIC(チップ)の設計手順

[集積回路] アナログ集積回路の設計からチップができるまで

試作したIC

VCOベースADCと差動LNA(2017/02, T.O.)

  • Process: 65 nm SOTB CMOS
  • Size: 3.0 x 2.0 mm^2
  • Circuits: 電圧制御発振器(VCO)、VCOベースA/D変換器、妨害波除去差動LNA(低雑音増幅器)、トランスTEG、差動インダクタTEG

低電源電圧(0.55 V)動作のVCOと差動LNA(2016/07, T.O.)

  • Process: 65 nm SOTB CMOS
  • Size: 3.0 x 2.0 mm^2
  • Circuits: VCO、妨害波除去差動LNA、トランスTEG、差動インダクタTEG

低電源電圧(0.55 V)動作の差動LNA(2015/07 T.O.)

  • Process: 65 nm SOTB CMOS
  • Size: 2.0 x 1.5 mm^2
  • Circuits: 差動LNA、トランスTEG、差動インダクタTEG